1、因为其不等长的原因，需要超过1个钟频完成读、写等操作，数据调取给CPU的缓存也是类似等待的周期，由于引脚的并行排布，不需要担心数据的读取先后造成顺序错误，2、DDR的地址和控制信号线为一组，和DDR的CLK的布线长度相差不超过400m...

1、单端信号接口标准：LVTTL和LVCMOSSSTLHSTLLVTTL和LVCMOS结构通常是简单的push-pull，2、有一些相关的规定，1，比如与芯片类型有关，74hcxx输入高低电平分界在0.3-0.7vdd之间，如果电源电压为5...